TSMC, 하반기 2나노 공정 양산···삼성전자 '맹추격'

TSMC·삼성전자, 하반기 2나노 공정 양산 계획

TSMC N2 수율 60%···삼성은 30~40% 추정

핀펫 구조 대신 전력 효율 높은 'GAA' 기술 도입

그래픽=박혜수 기자

글로벌 파운드리 1위 업체 대만 TSMC와 삼성전자가 올해 하반기 나란히 2나노(N2) 공정 양산을 앞둔 가운데, 양사 수율 격차가 초기 시장 주도권을 가를 핵심 변수로 떠오르고 있다. 특히 초미세 공정에서의 안정적인 수율 확보 여부가 향후 수주 경쟁과 시장 점유율에 직접적인 영향을 미칠 것으로 보인다.

28일 관련 업계에 따르면 양사는 올해 하반기 나란히 차세대 2나노 공정 양산을 앞두고 있다. 2나노 공정은 반도체 회로선폭이 2나노미터(1nm=10억분의 1m) 수준으로, 기존 3나노 대비 더 높은 성능과 낮은 전력 소모를 실현할 수 있는 초미세 기술이다. 특히 2나노부터는 기존 핀펫(FinFET) 기술 대신 GAA(Gate-AIl-Around) 트랜지스터 구조를 적용해 채널을 보다 정밀하게 제어하는 것이 특징이다.

업체별로 TSMC는 올해 하반기 2나노 공정 기반 제품을 본격적으로 양산한다는 계획이며, 삼성전자도 현재 엑시노스2600에 적용될 2나노 공정 파일럿 생산을 진행하고 있다.

문제는 양사 수율 격차다. TSMC는 이미 3나노 공정에서 70~80%에 이르는 높은 수율을 기록한 만큼, 2공정에서도 약 60%에 달하는 수율을 확보한 것으로 알려졌다. 다만 삼성전자의 엑시노스2600용 2나노 칩 수율은 약 30~40%에 머무는 것으로 추정됐다. 특히 TSMC는 최근 언론을 통해 "2나노 수율도 예상보다 빠르게 안정화되고 있다"고 설명하며 대형 고객사로부터 초기 수요를 확보하는 데 큰 무리가 없을 것이란 발언도 내놓았다.

수율은 생산품 대비 정상품의 비율로, 수율이 높을수록 정상품의 비율이 높다는 것을 뜻한다. 특히 수율이 극도로 낮으면 양산 시기도 늦춰질 수 있다. 삼성전자의 3나노 2세대 공정 수율은 약 30~40%로 알려졌는데, 일각에서는 삼성전자가 수율 확보에 어려움을 겪으면서 TSMC와의 점유율 차이가 크게 벌어진 것 아니냐는 분석을 내기도 했다.

물론 삼성전자가 3나노 공정에서 수율 확보에 어려움을 겪었지만, TSMC보다 먼저 GAA 기술을 도입했다는 점이 큰 장점으로 작용할 전망이다. 삼성전자는 지난 2022년 3나노에 GAA 기술을 처음으로 도입했으며, 이에 따라 2나노에서는 TSMC보다 기술개발 측면에서 상대적으로 유리할 수 있다는 분석에서다.

양사는 올해 나란히 2공정에 기존 '핀펫'(FinFET) 구조 대신 'GAA'(Gate-All-Around) 트랜지스터 기술을 도입한 것으로 전해졌다. GAA 기술은 전류가 흐르는 채널 4개면을 동그랗게 감싼 형태로, 기존의 핀펫 구조 대신 전력 효율과 데이터 성능이 뛰어난 것이 특징이다.

양사의 2나노 공정 경쟁은 올해 하반기부터 더욱 본격화 될 것으로 보인다. 앞서 당시 경계현 DS부문장(사장)은 지난 2023년 카이스트에서 열린 한 강연에서 "냉정하게 기술력이 TSMC에 뒤처져 있지만, TSMC가 2나노 공정에 들어오면 5년 안에 TSMC를 앞설 수 있다"고 밝힌 바 있다.

업계 관계자는 "TSMC는 3나노에서 수율 안정에 성공한 경험이 있어 2나노에서도 비교적 수월하게 (고객) 신뢰를 이어갈 수 있을 것으로 보인다"며 "삼성은 3나노 초기 수율로 고전한 만큼, 이번 2나노에서는 안정성과 품질을 입증하는 것이 최대 과제"라고 설명했다.

한편, 2나노 생산 비중은 당분간 크게 확대될 전망이다. 시장조사업체 옴디아에 따르면 전체 파운드리 공정 중 2나노 생산 비중은 올해 2.8%에서 2026년 10.3%, 2027년에는 12.7%까지 확대될 것으로 예측됐다.